Principal Hardware Architect / Architecte matériel …, Biot

Principal Hardware Architect (H/F) Localisation : Sophia Antipolis France

Arteris connecte l’innovation

Notre technologie aide les entreprises les plus visionnaires au monde— des startups aux leaders du Fortune 500 à concevoir des semi-conducteurs plus intelligents et plus performants, notamment des SoC et des chiplets.

De la voiture que vous conduisezà l’IA dans le cloud, Arteris connecte les technologies innovantes qui façonnent le monde de demain.

Votre rôle en tant qu’Architecte Cache Coherency chez Arteris En tant que

Principal Hardware Architect

chez Arteris, vous jouerez un rôle clé dans la définition, l’optimisation et l’évolution des solutions de cohérence de cache au sein du portefeuille avancé d’IP d’Arteris.

Votre mission principale consisteraà concevoir des interconnexions cohérentes de nouvelle génération et à garantir leur intégration fluide avec les autres interconnexions NoC et System IP d’Arteris, afin d’assurer une communication efficace et cohérente entre processeurs, accélérateurs et unités fonctionnelles.

Vous travaillerez enétroite collaboration avec les équipes de conception matérielle, de vérification, de développement logiciel ainsi qu’avec les équipes produit et commerciales pour délivrer des solutions NoC haute performance, basse consommation et hautement fiables.

Responsabilités clés

Architecture de cohérence de cache

Apporter votre expertise etévaluer les protocoles de cohérence de cache standards de l’industrie, ainsi que le protocole propriétaire utilisé dans les IP NoC hautement configurables d’Arteris

Concevoir des architectures de cohérence de cache complètes, évolutives et robustes, alignées avec les architectures SoC globales

Analyser les exigences clients pour des systèmes cohérents complexes, y compris le partitionnement en chiplets via des architectures die-to-die et chip-to-chip basées sur des standards tels que CHI C2C, UAlink, UCIe et PCIe

Définir les objectifs de performance, puissance et surface (PPA) pour les IP configurables

Intégration NoC

Collaborer avec leséquipes SoC pour assurer une intégration fluide de la cohérence de cache dans l’architecture globale

Optimiser l’architecture et la micro‑architecture de cohérence au sein du NoC afin de réduire la latence et d’augmenter la bande passante

Performance et optimisationénergétique

Identifier les goulots d’étranglement en performance et les problématiques de consommation énergétique

Proposer et mettre enœuvre des solutions innovantes pour améliorer l’efficacité globale

Collaborer avec leséquipes matérielles et logicielles pour vérifier et optimiser les mécanismes de cohérence

Vérification des protocoles

Accompagner leséquipes de vérification dans la définition de stratégies de vérification garantissant la robustesse et la conformité des protocoles de cohérence

Soutenir leséquipes d’émulation lors des phases de test et de debug afin de valider les comportements de cohérence en conditions fonctionnelles et de performance variées

Collaboration transverse

Interagir avec leséquipes marketing et commerciales afin de recueillir les besoins clients et les exigences marché

Collaborerétroitement avec les équipes de conception matérielle, logicielle et d’architecture système

Fournir une expertise technique auxéquipes Application Engineering pour faciliter l’intégration des produits chez les clients

Veille technologique et innovation

Assurer une veille active sur les avancées en cohérence de cache, technologies NoC et interfaces die-to-die

Évaluer les nouveaux standards, méthodologies et tendances industrielles et proposer leur intégration dans les IP Arteris

Documentation et communication

Rédiger une documentation technique détaillée : spécifications d’architecture, guides de conception, white papers

Communiquer efficacement des concepts techniques complexesà des interlocuteurs techniques et non techniques

Profil recherché Qualifications Requises

Diplôme d’ingénieur, Master ou équivalent en électronique, informatique ou domaine connexe

Expérience confirmée en tant qu’Architecte Cache Coherency, architecte SoC/NoC ou ingénieur conception avancée

Excellente maîtrise des architectures SoC et NoC, des protocoles de cohérence de cache et des hiérarchies mémoire

Solide compréhension de l’interaction entre caches et interconnexions NoC

+ de 12 ans d’expérience en vérification et validation de systèmes cohérents

Connaissance des langages de description matérielle (HDL) et des outils de conception SoC

Excellentes capacités d’analyse, de résolution de problèmes et vision architecturale

Très bonnes compétences en communication et collaboration transverse

Atouts appréciés

Expérience dans la conception de systèmes cohérents complexes

Connaissance approfondie des standards CHI, UCIe, PCIe, UAlink

Contributionà des projets IP NoC ou SoC à forte visibilité industrielle

Formation

Diplôme d’ingénieur, Master ou Doctorat en électronique, informatique ou domaine connexe, ou expérience professionnelle équivalente

Rémunération Salaire de base estimé : 65 000 € à 100 000 € brut annuel.

La rémunération finale sera déterminée en fonction du lieu, de l’expérience et de l’équité interne pour des postes similaires.

À propos d’Arteris Arteris est un leader mondial des System IP pour semi‑conducteurs, permettant d’accélérer la conception de silicium haute performance et basse consommation. Les solutions Network‑on‑Chip (NoC) d’Arteris et ses logiciels d’automatisation de l’intégration SoC sont utilisés par les plus grandes entreprises technologiques afin d’améliorer les performances, la productivité des équipes d’ingénierie, de réduire les risques et les coûts, et d’accélérer la mise sur le marché de conceptions complexes.

Principal Hardware Architect (H/F) Location: Sophia Antipolis France

Arteris connects innovation

Our technology helps the world’s most visionary companies—from startups to Fortune 500 leaders—build smarter, faster semiconductors, specifically SoCs and chiplets. From the car you drive to the AI in the cloud, Arteris connects the innovative technology that shapes tomorrow.

What You’ll Do as a Cache Coherency Architect at Arteris As a

Principal Hardware Architect

at Arteris, you will be a key contributor in defining, optimizing, and evolving cache coherency solutions within Arteris’ advanced IP portfolio.

Your primary focus will be on developing cutting‑edge cache‑coherent interconnect IP and ensuring seamless integration with other NoC interconnects and system IP, enabling efficient and coherent communication between multiple processor cores, accelerator cores, and functional units.

You will collaborate closely with hardware designers, verification engineers, software developers, product teams, and customer‑facing teams to deliver high‑performance, power‑efficient, and reliable NoC IP solutions.

Key Responsibilities

Cache Coherency Architecture

Provide expertise and evaluate industry‑standard cache coherency protocols, as well as Arteris’ proprietary coherency protocol used within our highly configurable NoC IP

Develop scalable and robust cache coherency architectures aligned with overall System‑on‑Chip (SoC) designs

Analyze customer requirements for cache‑coherent system architectures, including partitioning large designs into chiplets using die‑to‑die and chip‑to‑chip standards such as CHI C2C, UAlink, UCIe, and PCIe

Define performance, power, and area (PPA) targets for configurable IP

NoC Integration

Collaborate with SoC design teams to ensure seamless integration of cache coherency into system architectures

Optimize cache coherency architecture and microarchitecture within the NoC to reduce latency and increase bandwidth

Performance and Power Optimization

Analyze performance bottlenecks and power consumption challenges

Propose and implement innovative solutions to improve overall efficiency

Work closely with hardware and software teams to verify and optimize cache coherency mechanisms

Protocol Verification

Support verification teams in defining verification strategies to ensure correctness and robustness of cache coherency protocols and their implementation within the NoC IP

Support emulation teams in testing and debugging to validate cache coherency behavior across functional and performance scenarios

Cross‑Functional Collaboration

Interact with marketing and sales teams to capture customer input and understand market and product requirements

Collaborate with hardware design, software development, and system architecture teams to address technical needs and challenges

Provide technical expertise and support to Application Engineering teams to assist with customer integration of Arteris products

Industry Research and Innovation

Stay up to date with the latest advancements in cache coherency, NoC technologies, and die‑to‑die interfaces

Evaluate emerging standards, methodologies, and industry trends, and propose their adoption to enhance Arteris’ NoC IP offerings

Documentation and Communication

Produce detailed technical documentation, including architecture specifications, design guidelines, and white papers

Communicate complex technical concepts clearly to both technical and non‑technical stakeholders

What You Bring Required Qualifications

Bachelor’s or Master’s degree in Electrical Engineering, Computer Engineering, or a related field

Proven experience as a Cache Coherency Architect, SoC/NoC Architect, or senior design engineer

In-depth knowledge of SoC and NoC architectures, cache coherency protocols, and memory hierarchies

Strong understanding of cache hierarchies and their interaction with NoC interconnects

+ 12 year’s experience in cache coherency verification and validation

Familiarity with hardware description languages (HDLs) and SoC design tools

Strong analytical, problem‑solving, and system‑level thinking skills

Excellent communication and collaboration abilities

Preferred Qualifications

Experience designing complex coherent systems

Strong knowledge of CHI, UCIe, PCIe, UAlink, and related standards

Prior experience contributing to NoC IP or large‑scale SoC projects

Education Requirements

Bachelor’s, Master’s, or PhD degree in a relevant engineering field, or equivalent professional experience

Compensation Estimated Base Salary:€65,000 to €100,000 annually.

Final compensation will be determined based on location, experience, and internal equity for similar roles.

About Arteris Arteris is a global leader in system IP used in semiconductors to accelerate the creation of high‑performance, power‑efficient silicon. Arteris’ Network‑on‑Chip (NoC) interconnect IP and system‑on‑chip (SoC) integration automation software are used by the world’s top semiconductor and technology companies to improve performance, engineering productivity, reduce risk, lower costs, and bring complex designs to market faster.

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