Ingénieur Vérification ASIC R&D— UVM&Coverage, Versailles
Ingénieur Vérification ASIC R&D— UVM&Coverage, Versailles
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Versailles, France -
Dernière édition le: il y a moins d’un mois
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Description
Une société de technologie avancée située à Versailles recherche un ingénieur pour participer à la vérification d'ASIC complexes. Le candidat devra acquérir des connaissances sur l'architecture de l'ASIC et rédiger des spécifications et des plans de test. Les compétences requises incluent UVM-SystemVerilog et C++, avec une forte capacité à analyser les résultats de simulation. L'environnement de travail est axé sur l'innovation et la performance des serveurs haut de gamme.#J-18808-Ljbffr
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Nom de l’entrepriseATOS -
Titre de posteIngénieur Vérification ASIC R&D— UVM&Coverage
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